2019年，EUV光刻（EUVL）将达到一个重要的里程碑。经过多年的等待实施，先进的光刻技术终于进入大批量生产。首先插入EUVL用于打印N7的最关键金属层（和通孔）（即imec N8或代工厂N7）逻辑后端（BEOL）。与此同时，研究中心正在探索未来技术节点的选择，这些节点将逐步纳入更多的EUVL印刷结构。在本文的第一部分，imec的研发干蚀刻工程师Stefan Decoster比较了N3及其他技术节点的不同（多）图案化方法，并突出了它们的优缺点。

　　与过去相比，研究人员现在也将EUVL作为模式化关键存储器结构的一种选择，例如密集动态随机存取存储器（DRAM）应用的支柱。另一个例子是在自旋转移 - 扭矩磁随机存取存储器（STT-MRAM）的制造过程中引入EUVL。在本文的第二部分，imec的研发工程师Murat Pak提出了几种模式化STT-MRAM关键构建模块的方法。

　　今年，一些主要的代工厂将首次在其大批量生产线中使用EUVL来处理逻辑应用的N7（即imec N8或代工N7）芯片。它们将EUVL插入BEOL的最关键金属层（称为局部M0至M3层），以及互连这些金属层的过孔中。在这些层中，线和沟槽具有36-40nm量级的间距。沟槽与垂直于沟槽的阻挡层互补，以便在连续沟槽中产生断开。下一个技术节点N5（或imec N7）专注于32和28nm之间的间距。

　　“2017年，我们已经证明这些32nm间距线可以在一次曝光中直接用EUVL进行图案化，”Stefan Decoster补充道。“或者，可以使用混合选项，其中基于193nm浸没式光刻的自对准四极杆图案（SAQP）与块层的直接EUV印刷相结合。”SAQP是依赖于一个光刻步骤的多图案变体（创建线的预图案）和额外的沉积和蚀刻步骤（以创建类似间隔物的特征）。结果，预图案的每条初始线最终以四条线结束，间距为四倍。

　　从EUVL单图案化到EUVL多图案化

　　同时，很明显，EUVL单图案化 - 以及它带来的优势 - 达到了32纳米到30纳米间距的极限。Stefan Decoster：“超过30nm间距，使用当前的EUVL技术（即0.33数值孔径（NA））需要采用多图案技术来补充，这样可以进一步缩小尺寸。这些技术通常涉及将芯片图案分成两个或更多个更简单的掩模，并且可以以不同的风格存在。多模式EUVL将比原先想象的更早推出 - 主要是由于存在随机故障。“这些故障在极小的特征尺寸下开始变得更加相关，并且限制了单次曝光EUVL的实际分辨率。

　　imec N5技术节点的多模式选项

　　在实践中，这意味着imec N5（或代工厂N3）技术节点（具有21nm的间距）的最关键金属层需要EUVL多图案化技术，例如自对准双图案化（SADP）或光刻 - 蚀刻光刻（涉及两个EUVL步骤）。或者，imec表明，使用193nm浸入式SAQP，或者使用浸入式自对准八极图案（SAOP），仍然可以实现这些尺寸的线和沟槽。在所有权成本，光刻性能或工艺流程的复杂性方面，这些技术中的每一种都具有其自身的优点和缺点。

　　“然而，这肯定不是EUVL单一模式的结束，”Stefan Decoster澄清道。“我们预计更松弛的金属层（例如M4至M7层）和关键过孔仍然可以利用EUVL单次曝光来实现以下技术节点（超越imec N7（代工厂N5））。此外，imec和ASML正在开发下一代高NA EUVL系统（NA=0.55），以进一步提高单次曝光的分辨率。“

　　Imec的研究人员已经探索了四种不同的多图案选项，用于印刷20nm以下间距的线条和块：基于193nm浸入式SAOP，基于EUV的SADP，基于EUV的SAQP和自对准光刻蚀刻光刻（SALELE）。Stefan Decoster：“所有四位候选人都有可能印刷16nm间距线。然而，它们在流程复杂性，拥有成本，可扩展性和设计自由度方面存在差异 - 这些都是行业的重要考虑因素。我们还发现，线边粗糙度仍然是大多数选项的主要关注点。“

　　193nm浸没式光刻仍然可以完成这项工作......

　　在这些激进的节距下，193nm浸没式光刻只能与SAOP结合使用 - 其中涉及三次图案化倍增方法，从128nm间距开始。Stefan Decoster：“浸入式SAOP的优点是线条边缘粗糙度小。但一个固有的缺点是极其漫长而复杂的工艺流程，这给过程控制和成本带来了挑战。“

　　......但是使用EUVL多图案可以获得更短的流量

　　“出于这个原因，我们还探索了'较短'基于EUVL的多模式流程，从基于EUV的SADP开始”，Stefan Decoster补充道。“为了实现这种双图案化方法，EUV光刻的起始间距必须为32nm。虽然目前的EUVL技术仍然能够打印32nm间距线（这是指线之间的距离），但是所得到的线宽不能小于16nm。因此，我们不得不应用额外的微调技术来实现32nm间距的目标8nm线。采用SADP技术，这种间距可以成功地降低到16nm。“16nm间距线和沟槽也成功地采用了更具可扩展性的EUVL SAQP方法 - 从最初的，更宽松的64nm间距开始。对于这些基于EUV的多模式方法，然而，线边缘粗糙度仍然是一个重要问题。该团队认为，这种LER可以进一步降低，例如通过选择正确的抗蚀剂材料和改善抗蚀剂平滑性。

　　eSALELE：集成块的不同方法

　　所有三种多图案化方法都有一个共同点：首先，打印线和沟槽，然后添加块 - 使用例如自对准块方法。imec团队还研究了一种使用EUVL的不同方法 - 称为eSALELE - 其中线和块在整个相同的流程中定义。除了相对较高的LER之外，这种方法的另一个缺点是使用四个EUV掩模（两个用于线路，两个用于块） - 使这个概念更加昂贵。Stefan Decoster：“但eSALELE方法的主要优点是设计灵活，避免'虚设'金属线 - 芯片操作并不真正需要的印刷线。避免这些线路有利于RC延迟和后端功耗。

　　由于其高写入和读取速度，STT-MRAM最近成为取代基于SRAM的最后一级高速缓存存储器的有希望的候选者。STT-MRAM器件的核心元件是柱状磁隧道结，其中绝缘层夹在两个薄的铁磁层之间，所述铁磁层是固定层和自由层。磁隧道结可以以两种不同的电阻状态存在：低电阻状态（LRS，两个磁层的磁化平行）和高电阻状态（HRS，磁化处于反平行状态）。通过利用注入磁隧道结的电流切换自由磁层的磁化来执行存储单元的写入。读操作依赖于隧道磁阻（TMR），

　　从浸没式光刻到单次曝光EUVL

　　到目前为止，支柱 - 即形成磁隧道结的堆叠层 - 已经用193nm浸没式光刻图案化以实现200nm，以及之后的100nm间距柱间距。imec的研发工程师Murat Pak说：“但为了满足未来存储器的高密度要求，我们需要更紧密的间距，如50nm或更小 - 柱直径约为20nm（即完全构图后的支柱CD）。浸没式光刻无法再实现这些激进的间距，这凸显了引入单次曝光EUVL的必要性。“

　　将LCDU作为最关键的指标

　　然而，在这些小尺寸下，粗糙度和随机失效的影响不再可以忽略 - 需要改进的图案化技术。“对于这种存储器应用，最关键的参数结果是局部CD均匀性（或LCDU），这是柱粗糙度的一种度量，”Murat Pak解释说。“这种LCDU显然会影响电阻变化，从而影响STT-MRAM单元的读取性能。因此，确保良好的LCDU对于STT-MRAM制造至关重要。“

　　为了优化磁隧道结柱的LCDU，已经提出并比较了不同的EUV光刻工艺。Murat Pak：“首先，我们考虑了不同的抗蚀剂，包括众所周知的化学放大抗蚀剂（或CAR，最初针对193nm浸没式光刻技术进行了优化），以及两种不同的MCR（或含金属）抗蚀剂。其次，我们的团队筛选了不同的底层（包括旋涂碳和旋涂玻璃） - 这是抗蚀剂下面的层 - 并研究了它们对抗蚀剂材料性能的影响。最后，我们研究了不同的色调，特别是负色调CAR抗蚀剂（创建支柱）和正色调抗蚀剂以及色调反转过程（将“转向”孔进入支柱）。“该团队还检查了LCDU上的目标改进是否转移到了蚀刻过程。对于所有实验，使用ASML TWINSCAN NXE：3300B进行曝光。

　　三种有前景的方法

　　作为主要结论，已经用一种类型的MCR抗蚀剂获得了关于LCDU的两种最有希望的方法。第三种选择 - 利用音调反转过程 - 也表现良好，主要是支柱LCDU。“对于所有这三种方法，我们获得了超过20％的LCDU性能改进，”Murat Pak补充道。“这是完全构图后朝向1.55nm目标LCDU的重要一步。”对于这些有前景的光刻工艺选项，其他性能指标，如工艺窗口分析，柱圆度和临界尺寸均匀性（即一个或不同晶圆内的CD均匀性）已经过验证。

　　在本文中，已经针对未来的逻辑和存储器（即，SST-MRAM）应用提出了各种EUVL模式化方法。对于逻辑，基于EUV的SADP，基于EUV的SAQP和基于EUV的SALELE的性能与基于沉浸式的SAOP进行了比较。所有选项都有可能印刷金属线间距和沟槽，如16nm那样具有侵略性。但是，必须在工艺复杂性，拥有成本，设计自由度和线边粗糙度方面进行权衡。对于SST-MRAM，已经确定了三种不同的基于EUV的方法用于印刷50nm间距磁隧道结柱，具有有希望的LCDU性能。